(19)国家知识产权局(12)实用新型专利(10)授权公告号(45)授权公告日(21)申请号5.1(22)申请日2021.07.26(30)优先权数据2020.07.2717/375,4262021.07.14US(73)专利权人意法半导体股份有限公司地址意大利阿格拉布里安扎(72)发明人(74)专利代理机构北京市金杜律师事务所11256专利代理师(51)Int.Cl.H01L29/872(2006.01)H01L29/06(2006.01)H01L21/329(2006.01)(ESM)同样的发明创造已同日申请发明专利(54)实用新型名称电子器件(57)摘要本公开涉及电子器件。该电子器件包括：碳化硅固体本体，具有表面和第一导电性类型；第一和第二注入区域，具有第二导电性类型，从表面开始在一方向上延伸到固体本体中，在第一和第二注入区域之间界定固体本体的表面部分；肖特基接触金属部分，在表面上，与表面部分直接接触；和欧姆接触金属部分，在表面上，与第一和第二注入区域直接接触；固体本体包括具有表面部分和体部分的外延层，表面部分在体部分上方延伸，包括在方向上彼此接续延伸的多个掺杂子区域，每个掺杂子区域具有第一导电性类型和比体部分高的相应的导电性水平，至少一个掺杂子区域的导电性水平不同于至少一个其他掺杂子区域。通过本公开的实施例，电子器件的电压降可以被减小。权利要求书2页说明书8页附图4页CN2165976001.一种电子器件，其特征在于，包括：碳化硅的固体本体，具有表面并且具有第一导电性类型；第一注入区域和第二注入区域，所述第一注入区域和所述第二注入区域具有第二导电性类型，并且从所述表面开始在一方向上延伸到所述固体本体中，并且在所述第一注入区域和所述第二注入区域之间界定所述固体本体的表面部分；肖特基接触金属部分，在所述表面上，并且与所述表面部分直接接触；以及欧姆接触金属部分，在所述表面上，并且与所述第一注入区域和所述第二注入区域直接接触；其中所述固体本体包括外延层，所述外延层包括所述表面部分和体部分，所述表面部分在所述体部分上方延伸，以及其中所述表面部分包括多个掺杂子区域，所述多个掺杂子区域在所述方向上彼此接续地延伸，每个掺杂子区域具有所述第一导电性类型以及比所述体部分的导电性水平高的相应的导电性水平，所述掺杂子区域中的至少一个掺杂子区域的导电性水平不同于所述掺杂子区域中的至少一个其他掺杂子区域的导电性水平。2.根据权利要求1所述的电子器件，其特征在于，所述掺杂子区域是分层的，从而形成掺杂层的堆叠，所述掺杂层在所述方向上一个接着另一个。3.根据权利要求1所述的电子器件，其特征在于，所述多个掺杂子区域包括：第一子区域，所述第一子区域从所述表面开始延伸到所述外延层中；第二子区域，所述第二子区域沿着所述方向邻近所述第一子区域在所述外延层中延伸；以及第三子区域，所述第三子区域沿着所述方向邻近所述第二子区域在所述外延层中延伸。4.根据权利要求3所述的电子器件，其特征在于，所述第二子区域具有比所述第一子区域和所述第三子区域高的导电性。5.根据权利要求3所述的电子器件，其特征在于，所述第一子区域、所述第二子区域和所述第三子区域的厚度之和等于或小于所述第一注入区域和所述第二注入区域中的每个注入区域在所述方向上的厚度。6.根据权利要求1所述的电子器件，其特征在于，所述固体本体包括4H‑SiC固体件、6H‑SiC固体件、3C‑SiC固体件、或15R‑SiC固体件中的任一项。7.根据权利要求1所述的电子器件，其特征在于，所述器件形成结势垒肖特基二极管，所述外延层是所述结势垒肖特基二极管的漂移层。8.一种电子器件，其特征在于，包括：具有第一导电性类型的半导体本体，所述半导体本体包括体部分和在所述体部分上的外延层，所述外延层具有表面；第一注入区域和第二注入区域，所述第一注入区域和所述第二注入区域具有第二导电性类型并且从所述表面延伸到所述半导体本体中；第一欧姆接触和第二欧姆接触，所述第一欧姆接触和所述第二欧姆接触在所述表面上并且分别至少部分地延伸到所述第一注入区域和所述第二注入区域中；掺杂子区域，在所述第一注入区域和所述第二注入区域之间延伸，所述掺杂子区域从所述表面进入所述外延层中，并且具有所述第一导电性类型以及比所述体部分的导电性水平高的导电性水平；以及CN216597600金属层，所述金属层在所述外延层上，并且在所述第一欧姆接触和所述第二欧姆接触上，所述金属层与所述掺杂子区域直接接触。9.根据权利要求8所述的电子器件，其特征在于，所述掺杂子区域包括多个掺杂层，所述掺杂层中的每个掺杂层具有所述第一导电性类型和比所述体部分的导电性水平高的导电性水平，所述掺杂层中的至少一个掺杂层的导电性水平不同于所述掺杂层中的至少一个其他掺杂层的导电性水平。10.根据权利要求9所述的电子器件，其特征在于，所述掺杂子区域包括具有第一导电性的第一掺杂层、具有第二导电性的第二掺杂层以及具有第三导电性的第三掺杂层，其中所述第二导电性大于所述第一导电性和所述第三导电性。CN216597600电子器件技术领域[0001]本公开涉及一种碳化硅(SiC)的电子器件。背景技术[0002]在市场上，最近提出了被称为JBS(结势垒肖特基)二极管或MPS(合并PiN肖特基)二极管的切换器件。这些器件通常具有SiC衬底，并且包括具有与衬底的导电性相反的导电性的注入区(例如，对于N型衬底而言，注入区为P型)。在这些器件中，存在两种不同类型的接触：在注入区中的欧姆接触，以及与在注入区之间所包括的区中的肖特基接触。[0003]上述特性使得JBS二极管特别适合于在高电压功率器件中工作。[0004]图1示出了已知类型的MPS器件1在具有X、Y、Z轴的(三轴)笛卡尔参考系中的横向截面图。[0005]MPS器件1包括：具有第一掺杂浓度的N型的SiC的衬底3，设置有与表面3b相对的表面3a，并且衬底3的厚度约等于350μm；N型的SiC的(外延生长的)漂移层2，具有比第一掺杂浓度低的第二掺杂浓度，漂移层2在衬底3的表面3a上方延伸，并且具有在5μm至15μm之间的厚度；(例如，镍硅化物的)欧姆接触区域6，其在衬底3的表面3b上方延伸；阴极金属化物16，其在欧姆接触区域6上方延伸；阳极金属化物8，其在漂移层2的顶表面2a上方延伸；在漂移层2中的多个结势垒(JB)元件9，其面对漂移层2的顶表面2a，并且每个结势垒(JB)元件包括相应的P型注入区域9和金属材料的欧姆接触9；以及边缘终止区域或保护环10(可选)，(特别是P型注入区域)，其完全包围结势垒(JB)元件9。[0006]肖特基二极管12在漂移层2和阳极金属化物8之间的界面处形成。特别地，肖特基结(即，半导体‑金属结)是漂移层2的部分与阳极金属化物8的相应部分直接电接触形成。[0007]包括JB元件9和肖特基二极管12的MPS器件1的区域(即在保护环10内包含的区域) 是MPS器件1的有源区4。 [0008] 在JBS或MPS器件的设计基础上，创造了一种势垒，该势垒被设计为保护金属/SiC 肖特基结免受在SiC衬底中产生的高电场的影响。为此，在漂移层2中集成了P注入部9，P注 入部9横向界定SiC漂移层2的彼此相邻定位的N型表面部分。随着金属化物8沉积在漂移层 2的顶表面上，肖特基结被形成为与PN结平行。 [0009] 在正向偏置的JBS器件中，电流在P注入部9之间所包括的非耗尽的肖特基区域中 流动，保留了单极操作模式。在反向偏置中，肖特基区域之间的传导被相邻的PN结的夹断 (pinch‑off)效应抑制。JBS器件的反向偏置特性与PN结的特性基本一致。显然，应以适当的 方式选择P注入部9之间的距离d(在图1的X方向)，以优化ON状态下的电位降(随着距离d的 减小而增加)和电流损失(随着所述距离d的减小而减少)之间的折中。 [0010] 最小化在分立功率器件中的传导损失，以便减小在其中使用所述器件的电路的能 量消耗，这是至关重要的。基于这个原因，控制SBH(肖特基‑势垒高度)值的可能性对于控制 肖特基二极管的电位降尤为重要。特别地，SBH值的减小会使电位降明显减小。然而，减小 SBH值的缺点是在反向偏置时造成漏电流的大幅增加。因此，应仔细设计P+注入部9之间的 CN216597600 距离。[0011] US2015/0372093提供了一个现有技术的解决方案，其中描述了一种切换器件，诸 如JBS(结势垒肖特基)二极管，该切换器件具有N型的碳化硅固体本体，容纳P型注入区域 (类似于图1的区域9)。P注入区域从其表面开始在固体本体中延伸，并且在P注入区域之间 界定N+掺杂表面部分，即，掺杂密度比固体本体的体的掺杂密度更高的部分。通过上述N+注 入来调节固体本体的表面浓度，有可能增加表面电场并适当地减小肖特基势垒。该方案因 此能够修改表面电场，改进器件的触发特性。然而，本申请人发现，在在具有N+注入的表面 部分的下方的固体本体的在P注入区域之间延伸的部分表现出高的开启(ON)电阻，抵消了 源自N+表面注入的优势。 实用新型内容 [0012] 为了至少部分地克服上述现有技术的缺点，在各种实施例中，本公开提供了一种 SiC电子器件，特别是具有低电压降和高效率的器件。 [0013] 在第一方面，提供了一种电子器件，该电子器件包括：碳化硅的固体本体，具有表 面并且具有第一导电性类型；第一注入区域和第二注入区域，第一注入区域和第二注入区 域具有第二导电性类型，并且从表面开始在一方向上延伸到固体本体中，并且在第一注入 区域和第二注入区域之间界定固体本体的表面部分；肖特基接触金属部分，在表面上，并且 与表面部分直接接触；以及欧姆接触金属部分，在表面上，并且与第一注入区域和第二注入 区域直接接触；其中固体本体包括外延层，外延层包括表面部分和体部分，表面部分在体部 分上方延伸，以及其中表面部分包括多个掺杂子区域，多个掺杂子区域在方向上彼此接续 地延伸，每个掺杂子区域具有第一导电性类型以及比体部分的导电性水平高的相应的导电 性水平，掺杂子区域中的至少一个掺杂子区域的导电性水平不同于掺杂子区域中的至少一 个其他掺杂子区域的导电性水平。 [0014] 根据一个实施例，掺杂子区域是分层的，从而形成掺杂层的堆叠，掺杂层在方向上 一个接着另一个。 [0015] 根据一个实施例，多个掺杂子区域包括：第一子区域，第一子区域从表面开始延伸 到外延层中；第二子区域，第二子区域沿着方向邻近第一子区域在外延层中延伸；以及第三 子区域，第三子区域沿着方向邻近第二子区域在外延层中延伸。 [0016] 根据一个实施例，第二子区域具有比第一子区域和第三子区域高的导电性。 [0017] 根据一个实施例，第一子区域具有在110 16 at/cm 到11017 at/cm 之间的掺杂水平，第二子区域具有在110 17 at/cm 到11020 at/cm 之间的掺杂水平，以及第三子区域具有在110 16 at/cm 到11017 at/cm 之间的导电性水平。[0018] 根据一个实施例，第一子区域、第二子区域和第三子区域的厚度之和等于或小于 第一注入区域和第二注入区域中的每个注入区域在方向上的厚度。 [0019] 根据一个实施例，固体本体包括4H‑SiC固体件、6H‑SiC固体件、3C‑SiC固体件、或 15R‑SiC固体件中的任一项。 [0020] 根据一个实施例，器件形成结势垒肖特基二极管，外延层是结势垒肖特基二极管 的漂移层。 [0021] 在第二方面，提供了一种电子器件，该电子器件包括：具有第一导电性类型的半导 CN216597600 体本体，半导体本体包括体部分和在体部分上的外延层，外延层具有表面；第一注入区域和第二注入区域，第一注入区域和第二注入区域具有第二导电性类型并且从表面延伸到半导PP电子 PP电子平台